1月16日消息，在凭借堆叠l3缓存的3d v-cache技术强势占据游戏cpu市场主导地位后，amd持续加码缓存技术创新。
近日，AMD正式公开了一份题为《均衡延迟堆叠缓存》（Balanced Latency Stacked Cache）的技术研究论文（专利号US20260003794A1），首次披露其下一代缓存演进方向：面向L2缓存的三维堆叠方案。
当前主流的3D V-Cache技术主要通过在CPU核心顶部或底部垂直堆叠额外L3缓存单元来增强数据吞吐能力，而此次新专利表明，AMD正将该堆叠理念向更靠近计算单元、访问速度更快的L2缓存层级延伸。
示意图显示，AMD构想了一种具备扩展性的多层垂直集成结构：底层为承载计算核心与缓存接口的基础芯片，其上可逐层堆叠多个缓存Die，例如由四块512KB子模块构成的2MB L2缓存单元，亦可进一步扩展至4MB总容量。
该堆叠方案沿用与3D V-Cache一致的核心工艺路径，借助硅通孔（TSV）实现L2/L3缓存Die与基础芯片及计算复合体（CCC）之间的高密度互连，并将CCC置于整个堆叠缓存系统的中心垂直轴线上，统一调度数据的读写流程。
论文中以平面式1MB与2MB L2缓存配置为基准进行对比分析：结果显示，传统平面布局的1MB L2缓存平均延迟为14个时钟周期，而采用堆叠结构的同容量L2缓存延迟则降至12个周期。
这意味着，堆叠L2缓存不仅能在物理空间受限前提下显著提升缓存容量，还能维持甚至优化访问延迟表现，接近乃至优于常规平面设计；同时，AMD特别指出，该架构在能效方面亦展现出可观的功耗降低潜力。
