PCIE3.0x4の最大速度はどれくらいですか
- 青灯夜游オリジナル
- 2023-03-15 17:09:1434326ブラウズ
PCIe3.0x4 の理論上の最大読み取りまたは書き込み速度は 4GB/秒です。プロトコルのオーバーヘッドに関係なく、1 秒あたり 4GB/4K 4K IO を送信できます。値は 1M で、理論上の最大 IOPS は1000K。したがって、フラッシュであろうと 3D xpoint であろうと、SSD の基礎層でどのようなメディアが使用されていても、インターフェイス速度は非常に低速であり、最大 IOPS はこの値を超えることはできません。
このチュートリアルの動作環境: Windows 7 システム、Dell G3 コンピューター。
PCIe インターフェイスの紹介
PCIe は現在まで発展しており、その速度は前世代よりも高速になっています。
リンク幅の行に、X1、X2、X4... が表示されます。これは何を意味しますか? PCIe接続のレーン数(Lane)を指します。高速道路と同じように 1 車線、2 車線、4 車線がありますが、8 車線以上の高速道路は一般的ではありませんが、PCIe では最大 32 車線を設定できます。
次の図に示すように、2 つのデバイス間の PCIe 接続はリンクと呼ばれます。 B へは双方向接続があり、車は A から B まで走行できますが、同時に B から A まで走行することもでき、それぞれが独自の方向に進みます。 2 つの PCIe デバイス間には専用の送信チャネルと受信チャネルがあり、データは同時に両方向に送信できます。PCIe 仕様では、この動作モードをデュアルシンプレックス モードと呼びます。これは全二重モードとして理解できます。
PCIe と同様、SATA にも独立した送信チャネルと受信チャネルがありますが、PCIe 動作モードとは異なります。同時にデータを送信できるのは 1 つのチャネルのみです。言い換えると、一方のチャネルでデータを送信すると、もう一方のチャネルではデータを受信できず、その逆も同様です。この動作モードは半二重モードである必要があります。 PCIe は携帯電話のようなもので、双方が同時に通話できますが、SATA はトランシーバーのようなもので、一方が話しているとき、もう一方は聞くだけで話すことはできません。
PCIe 帯域幅の前の表に戻ります。PCIe3.0x1 などの上記の帯域幅は 2GB/s の帯域幅を持ち、これは双方向の帯域幅、つまり読み取りと書き込みを指します。帯域幅。読み取りまたは書き込みのみを指す場合は、値を半分の値、つまり読み取り速度または書き込み速度 1GB/s にする必要があります。
表内の帯域幅がどのように計算されるかを見てみましょう。
PCIe はシリアル バスです。PCIe1.0 のオンライン ビット伝送速度は 2.5Gb/s です。物理層は 8/10 エンコーディング、つまり 8 ビット データを使用します。実際の物理層は 8/10 エンコーディングを使用します。ラインは 10 ビットを送信する必要があるため、次のようになります:PCIe1.0 x 1的带宽=（2.5Gb/s x 2（双向通道））/ 10bit = 0.5GB/sこれは 1 つのレーンの帯域幅です。複数のレーンがある場合、全体の帯域幅は 0.5GB/s にレーンの数を乗算したものになります。 PCIe2.0 のオンライン ビット伝送速度は、PCIe1.0 に基づいて 2 倍の 5Gb/s になりました。物理層も 8/10 エンコーディングを使用しているため、:
PCIe2.0 x 1的带宽=（5Gb/s x 2（双向通道））/ 10bit = 1GB/s同様に、帯域幅も1GB/秒にレーン数を掛けた値です。 PCIe3.0 のオンライン ビット伝送速度は、PCIe2.0 の 2 倍になっていません。10Gb/s ではなく 8Gb/s ですが、物理層はデータ伝送に 128/130 エンコーディングを使用します。したがって:
PCIe3.0 x 1的带宽=（8Gb/s x 2（双向通道））/ 8bit = 2GB/s同様に、帯域幅は 2GB/s にレーン数を乗算したものになります。 128/130 エンコーディングの使用により、128 ビット データは 2 ビットのオーバーヘッドを追加するだけで、実効データ伝送率が増加します。オンライン ビット伝送速度は 2 倍にはなりませんが、実効データは帯域幅はそのままです。PCIe2.0 に基づいて 2 倍になります。 ここで注意すべき点は、上記で計算されたデータ帯域幅には 8/10 または 128/130 エンコーディングが考慮されているため、帯域幅を計算する際にオンライン エンコーディングを考慮する必要はありません。 PCIe接続はSATAシングルチャネルとは異なり、チャネル数を増やすことで帯域幅を拡張できるため柔軟性に富みます。チャンネル数が多いほど速度は速くなります。ただし、チャネル数が増えると、コストが高くなり、より多くのスペースを占め、より多くの電力を消費します。したがって、使用するチャネルの数は、パフォーマンスとその他の要素を総合的に考慮して決定する必要があります。パフォーマンスだけを考えると、PCIeの最大帯域幅は64GB/sに達する可能性があり、PCIe 3.0 x 32に相当する帯域幅は恐ろしい数字です。ただし、既存の PCIe インターフェイス SSD は通常、PCIe3.0x4 などの最大 4 チャネルを使用し、双方向帯域幅は 8GB/s、読み取りまたは書き込み帯域幅は 4GB/s です。
転送速度は数GB/秒で、小さな動画の読み書きに最適です。
ここでは、PCIe3.0x4 の理論上の最大 4K IOPS を計算してみましょう。 PCIe3.0x4 の理論上の最大読み取りまたは書き込み速度は 4GB/s です。プロトコルのオーバーヘッドに関係なく、1 秒あたり 4GB/4K 4K IO を送信できます。この値は 1M、つまり理論上の最大 IOPS は 1000K です。したがって、SSD の場合、フラッシュであろうと 3D xpoint であろうと、底部でどのようなメディアを使用しても、インターフェイス速度は非常に遅く、最大 IOPS はこの値を超えることはできません。
PCIeはPCIを発展させたもので、PCIeの「e」はexpressの略で、速いという意味です。 PCIe はどのようにして PCI (または PCI-X) よりも高速になるのでしょうか? PCIe は物理伝送の点で PCI とは根本的に異なります。PCI はデータ伝送にパラレル ポートを使用しますが、PCIe はシリアル ポート伝送を使用します。私の PCI パラレル バスは 1 クロック サイクルで 32 ビットまたは 64 ビットを送信できます。1 クロック サイクルで 1 ビットのデータを送信するシリアル バスと比較できないのはなぜですか?
実際のクロック周波数が比較的低い場合、パラレル ポートは複数のビットを同時に送信できるため、実際にはシリアル ポートよりも高速です。テクノロジーの発展に伴い、データ伝送速度の高速化、クロック周波数の高速化が求められていますが、パラレルバスのクロック周波数は思うように高速化できません。
送信側では、データは特定のクロック エッジ (左側のクロックの最初の立ち上がりエッジ) で送信され、受信側では、データは次のクロック エッジ (右側のクロックの最初の立ち上がりエッジ) で送信されます。2 つの立ち上がりエッジ) が受信されます。したがって、受信側でデータを正しく収集するには、クロック サイクルがデータ送信時間 (送信側から受信側までの飛行時間) より大きくなければなりません。データ伝送時間 (データ ラインの長さが増加するにつれて増加します) によって制限されるため、クロック周波数を高くしすぎることはできません。さらに、クロック信号がオンラインで送信される場合、位相オフセット (クロック スキュー) も発生し、受信側でのデータ収集に影響します。また、パラレル送信では、受信側はデータの最も遅いビットを待つ必要があります。データ全体をロックする前に到着する必要があります (信号スキュー)。
PCIe では、データ送信にシリアル バスを使用する場合、これらの問題は発生しません。外部クロック信号はありません。そのクロック情報は、8/10 エンコーディングまたは 128/130 エンコーディングを通じてデータ ストリームに埋め込まれています。受信側はデータ ストリームからクロック情報を復元できます。そのため、データ伝送によって制限されません。回線の長さやデータ伝送周波数がどれだけ速いかは関係ありません。外部クロック信号がなければ、いわゆるクロック スキューの問題は当然ありません。シリアル伝送であるため、問題は発生しません。 1 ビットが送信されるため、信号スキューの問題はありません。ただし、データの送信に複数のレーンが使用される場合 (シリアルには並列処理があります (笑))、受信側もデータ全体を処理する前に最も遅いレーンのデータが到着するまで待たなければならないため、問題が再発します。
PCIe バスの基礎知識
PCI バスとは異なり、PCIe バスはエンドツーエンドの接続方式を採用しています。接続できるのは 1 つのデバイスのみであり、2 つのデバイスはデータ送信側とデータ受信側になります。 PCIe バスにはバス リンク以外にも複数の層があり、送信側はデータを送信するときにこれらの層を通過し、受信側もデータを受信するときにこれらの層を使用します。 PCIe バスで使用される階層構造は、ネットワーク プロトコル スタックに似ています。
PCIe リンクは「エンドツーエンド データ送信モード」を使用しており、送信側と受信側の両方に TX (送信ロジック) と RX (受信ロジック) が含まれており、その構造は次のとおりです。形。
上図に示すように、PCIe バスの物理リンクのデータ パス (Lane) には、差動信号が 2 セット、合計 4 セット存在します。信号線。送信側の TX コンポーネントと受信側の RX コンポーネントは、一連の差動信号を使用して接続されます。このリンクは、送信側では送信リンクとも呼ばれ、受信側では受信リンクとも呼ばれます。送信側のコンポーネントと受信側の TX コンポーネントは、別の差動信号セットを使用します。差動信号接続のグループ。このリンクは、送信側では受信リンクとも呼ばれ、受信側では送信リンクとも呼ばれます。 PCIe リンクは複数のレーンで構成できます。
高速差動信号の電気仕様では、AC 結合のためにコンデンサを送信端に直列に接続する必要があります。このコンデンサはACカップリングコンデンサとも呼ばれます。 PCIe リンクはデータ伝送に差動信号を使用します。差動信号は 2 つの信号 D と D- で構成されます。信号の受信側は 2 つの信号の差を比較して、送信側が論理「1」を送信するか論理「」を送信するかを決定します。 0" "。
差動信号は、配線時に「等しい長さ」、「等しい幅」、「近接」する必要があり、同じ層にあるため、シングルエンド信号に比べて干渉に強くなります。したがって、外部からの妨害ノイズは、D 信号と D- 信号に「同じ値」で「同時に」重畳されますが、理想的な状態ではその差は 0 となり、信号の論理値への影響はほとんどありません。したがって、差動信号ではより高いバス周波数を使用できます。
さらに、差動信号を使用すると、電磁干渉 EMI (Electro Magnetic Interference) を効果的に抑制できます。差動信号 D と D- は非常に近く、信号振幅が等しく、極性が反対であるためです。これら 2 本のワイヤとアース線の間の結合電磁界の振幅は等しく、互いに打ち消し合うため、差動信号が外部に与える電磁干渉は少なくなります。もちろん、差動信号の欠点も明らかで、第一に、差動信号は 1 ビットのデータを送信するのに 2 つの信号を使用すること、第二に、差動信号の配線が比較的厳密であることです。
PCIe リンクは複数のレーンで構成できます。現在、PCIe リンクは 1、2、4、8、12、16、および 32 レーン (つまり ×1、×2、×4、×8、×) をサポートできます。 12、×16、および×32 幅の PCIe リンク。各レーンで使用されるバス周波数は、使用される PCIe バスのバージョンに関連します。
最初の PCIe バス仕様は V1.0 で、次に V1.0a、V1.1、V2.0、V2.1 と続きます。 PCIe バスの最新仕様は現在 V2.1 ですが、V3.0 が開発中で、2010 年にリリースされる予定です。表 41 に示すように、PCIe バス仕様が異なると、異なるバス周波数とリンク コーディング方法が定義されます。
PCIe バス仕様とバス周波数およびコーディングの関係
| PCIe バス仕様 | バス周波数[ 1 ] | 単一レーンのピーク帯域幅 | エンコード方式 |
|---|---|---|---|
| 1.25GHz | 2.5GT/s | 8/10b エンコーディング | |
| 2.5GHz | 5GT/s | 8/10b エンコード | |
| 4GHz | 8GT/s | 128/130b エンコード |
上の表に示すように、V3.0 仕様で使用されるバス周波数はわずか 4GHz ですが、その実効帯域幅は V2.x の 2 倍です。以下では、表 42 に示すように、V2.x 仕様を例として、さまざまな幅の PCIe リンクが提供できるピーク帯域幅を説明します。
#PCIe バスのピーク帯域幅
PCIe バスのデータ ビット幅
| ×2 | ×4 | ×8 | ×12 | ×16 | ×32 | ||
|---|---|---|---|---|---|---|---|
| 10 | 20 | 40 | 60 | 80 | 160 | 上記の表に示すように、×32 PCIe リンクは 160GT/s を提供できます。リンク帯域幅は、PCI/PCI-X バスが提供できるピーク帯域幅よりもはるかに高くなります。次期 PCIe V3.0 仕様では 4GHz のバス周波数が使用されており、これにより PCIe リンクのピーク帯域幅がさらに増加します。 |
PCIe バスには、実効帯域幅に影響を与える多くの要因があるため、実効帯域幅を計算するのは困難です。それにもかかわらず、PCIe バスによって提供される有効帯域幅は依然として PCI バスの帯域幅よりもはるかに高くなります。 PCIe バスにも弱点があり、その中で最も顕著なのは伝送遅延です。
PCIe リンクはデータ送信にシリアル モードを使用しますが、チップ内部ではデータ バスは依然としてパラレルであるため、PCIe リンク インターフェイスはシリアルからパラレルへの変換を実行する必要があります。変換すると遅延が大きくなります。さらに、PCIe バス上のデータ パケットはトランザクション層、データリンク層、物理層を通過する必要があるため、これらの層を通過する際にも遅延が発生します。
PCIe バスに基づくデバイスでは、×1 PCIe リンクが最も一般的ですが、×12 PCIe リンクはまれで、×4 および ×8 PCIe デバイスもまれです。インテルは通常、低速周辺機器を接続するために ICH に複数の ×1 PCIe リンクを統合し、グラフィックス カード コントローラーを接続するために MCH に ×16 PCIe リンクを統合します。 PowerPC プロセッサは通常、×8、×4、×2、および×1 PCIe リンクをサポートします。
PCIe バス上の物理リンク間のデータ送信には、クロックベースの同期送信メカニズムが使用されますが、物理リンクにはクロック ラインがありません。PCIe バスの受信側には、クロック リカバリ モジュール CDR (クロック) が含まれています。データ リカバリ) CDR は受信メッセージから受信クロックを抽出し、同期データ転送を実行します。
PCIe デバイスでは、メッセージからクロックを抽出することに加えて、REFCLK と REFCLK 信号のペアもローカル基準クロックとして使用されることに注意してください。
その他の関連知識、
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