Alors que nous continuons à nous rapprocher des limites de la loi de Moore, les interconnexions des puces sont également en grande difficulté.

Les interconnexions – parfois les lignes métalliques de l’ordre du nanomètre qui connectent les transistors aux circuits des circuits intégrés – ont besoin d’une « refonte ». À mesure que les usines de puces électroniques se rapprochent progressivement des limites de la loi de Moore, l'interconnexion devient un goulot d'étranglement majeur dans l'industrie.

Lors du 68e IEEE International Electronic Devices Meeting (IEDM) début décembre 2022, Chris Penny d'IBM a déclaré aux ingénieurs : « Depuis environ 20 à 25 ans, le cuivre est le métal de choix pour les interconnexions. le cuivre ralentit désormais, ce qui offre des opportunités pour des conducteurs alternatifs "

Selon le rapport de recherche IEDM 2022, le ruthénium (Ruthénium) est le matériau candidat numéro un, mais ce n'est pas comme utiliser un métal. C'est aussi simple que possible. passer à un autre métal. Le processus par lequel ils sont formés sur la puce doit être inversé. Ces nouvelles connexions nécessiteront des formes différentes et des densités plus élevées, ainsi que de meilleures propriétés d'isolation, de peur que la capacité consommatrice de signaux ne leur enlève tous leurs avantages.

La localisation des interconnexions est également vouée à changer, et ce changement est à venir. Mais les recherches montrent de plus en plus que les avantages de ce changement ont un coût.

Ruthénium, Top Vias et Air Gap

Actuellement, le ruthénium est le remplacement du cuivre le plus populaire. Mais les recherches montrent que les anciennes méthodes utilisées pour construire des interconnexions en cuivre ne fonctionnent pas bien avec le ruthénium. Les interconnexions en cuivre sont construites selon un procédé dit damasquiné. Les premiers fabricants de puces ont utilisé la photolithographie pour graver les formes des interconnexions dans la couche d'isolation diélectrique située au-dessus des transistors. Ils ont ensuite déposé des matériaux de revêtement et de barrière pour empêcher les atomes de cuivre de dériver vers d’autres parties de la puce et de gâcher l’ensemble du processus. La tranchée est ensuite remplie de cuivre, la remplissant souvent trop, de sorte que l'excédent doit être poli.

Penny a déclaré aux ingénieurs d'IEDM que tous les éléments supplémentaires, y compris les plots et les barrières, représentent 40 à 50 % du volume d'interconnexion. En conséquence, les parties conductrices des interconnexions se rétrécissent, en particulier dans les connexions verticales ultrafines entre les couches d'interconnexion, ce qui entraîne une résistance accrue.

Mais les chercheurs d'IBM et de Samsung ont trouvé un moyen de construire des interconnexions en ruthénium rapprochées et à faible résistance sans avoir besoin de doublures ou de graines. Le processus, appelé litho-etch assisté par espaceur (SALELE), repose sur la double aide de la lithographie ultraviolette extrême. Au lieu de remplir les tranchées, il grave les interconnexions en ruthénium hors de la couche ou du métal, puis remplit les espaces avec du diélectrique.

Les chercheurs ont obtenu une résistance optimale en utilisant des interconnexions horizontales ultra fines et à haute densité, mais cela a ajouté de la capacité et a perdu l'avantage. Heureusement, les espaces entre les minces fils de ruthénium sont sujets à la pénétration de l'air car SALELE a construit des connexions verticales appelées vias (c'est-à-dire au-dessus des connexions horizontales plutôt qu'en dessous), ce qui est actuellement le meilleur isolant. Pour ces interconnexions ultra fines et à haute densité, l'ajout d'entrefers présente d'énormes avantages potentiels, réduisant la capacité de ligne de 30 %, a déclaré Penny. Il suffit de dire que la technologie SALELE fournit une feuille de route pour les processus à 1 nm et au-delà.

Carte PCB utilisant un routage traversant. Source de l'image : https://www.wevolver.com/article/what-is-a-via-a-comprehensive-guide

Rails enterrés, technologie d'alimentation électrique arrière et puces 3D

Intel prévoit de changer complètement aux puces L'emplacement d'interconnexion pour l'alimentation des transistors supérieurs pourrait être mis en œuvre dès 2024. La solution, appelée alimentation par l'arrière, consiste à déplacer le réseau d'interconnexion de puissance sous le silicium pour se connecter aux transistors par le bas. Ce schéma présente deux avantages principaux : Premièrement, il permet au courant de passer à travers des interconnexions plus larges avec une résistance plus faible, réduisant ainsi les pertes de puissance. La seconde est de laisser de la place aux interconnexions de transmission du signal au-dessus des transistors, ce qui permet de réduire la taille des cellules logiques.

Lors de la conférence IEDM2022, les chercheurs d'Imec ont proposé quelques moyens de rendre l'alimentation électrique arrière plus efficace, c'est-à-dire en rapprochant les extrémités du réseau d'alimentation (appelés rails d'alimentation enterrés) des transistors sans les endommager. ces transistors. Mais ils ont également découvert un problème légèrement troublant, dans lequel l’alimentation électrique arrière peut provoquer une accumulation de chaleur lorsqu’elle est utilisée dans des puces empilées en 3D.

Mais voici la bonne nouvelle : lorsque les chercheurs d'Imec ont examiné la distance horizontale nécessaire entre les rails d'alimentation enterrés et les transistors, la réponse était presque nulle. Même si des cycles de traitement supplémentaires sont nécessaires pour garantir que les transistors ne soient pas affectés, les chercheurs affirment qu'il est possible de construire la piste à côté de la région du canal du transistor, bien qu'à des dizaines de nanomètres en dessous. Cela signifie que les cellules logiques peuvent être plus petites.

La mauvaise nouvelle : dans le cadre de recherches distinctes, les ingénieurs d'Imec ont simulé plusieurs versions du même futur CPU. Certains disposent du réseau électrique utilisé aujourd'hui, appelé alimentation frontale, où toutes les interconnexions, y compris les données et l'alimentation, sont construites en couches au-dessus du silicium. D'autres disposent de réseaux alimentés par l'arrière, dont l'un est une pile 3D de deux processeurs avec une alimentation arrière en bas et une alimentation avant en haut.

La simulation du CPU 2D a vérifié la supériorité de l'alimentation arrière. Par exemple, par rapport à l'alimentation frontale, elle réduit de moitié la perte de transmission de puissance et la chute de tension transitoire n'est pas trop évidente. Plus important encore, la surface du processeur est réduite de 8 %. Cependant, la partie la plus chaude de la puce arrière est environ 45 % plus chaude que la partie la plus chaude de la puce avant. Cela peut être dû au fait que l'alimentation arrière nécessite que la puce soit suffisamment fine pour qu'elle doive être liée à un morceau de silicium séparé pour plus de stabilité. Cette liaison bloque le flux de chaleur.

Le vrai problème réside dans le circuit intégré 3D. Le processeur supérieur doit être alimenté par le processeur inférieur, mais le long transfert vers le haut crée certains problèmes. Bien que les caractéristiques de chute de tension du processeur inférieur soient toujours meilleures que celles des puces frontales, les performances du processeur supérieur sont bien pires à cet égard. Le réseau d’alimentation d’un circuit intégré 3D consomme deux fois plus d’énergie qu’un seul réseau de puce frontale. Pour aggraver les choses, la pile 3D ne dissipe pas très bien la chaleur, la partie la plus chaude de la puce inférieure étant presque 2,5 fois plus chaude qu'un seul processeur frontal. Le processeur supérieur est un peu plus froid, mais pas beaucoup.

Les chercheurs ont testé un scénario dans lequel un processeur doté d'un réseau alimenté par l'arrière (gris en bas) était connecté à un autre processeur doté d'un réseau alimenté par l'avant (gris en haut).

Rongmei Chen, chercheur à l'Imec, a déclaré que la simulation IC 3D est en effet quelque peu irréaliste. Il est peu probable qu’il soit empilé deux processeurs identiques, alors que l’empilement de mémoire avec un processeur est beaucoup plus courant. "Cette comparaison est injuste, mais elle reflète certains problèmes potentiels", a-t-il déclaré.

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