Beschleunigen Hardware-Speicherbarrieren die Sichtbarkeit bei atomaren Operationen?

Beeinträchtigt die Hardware-Speicherbarriere die Sichtbarkeitsgeschwindigkeit bei atomaren Operationen?

Problembeschreibung:

Kann in einer Producer-Consumer-Warteschlange die Einbindung eines unnötigen Speicherzauns oder einer stärkeren Speicherordnung die Sichtbarkeit atomarer Vorgänge verbessern? Das Ziel besteht darin, die Latenz möglicherweise auf Kosten einer möglichen Verschlechterung des Durchsatzes zu reduzieren.

Funktionalität der Hardware-Speicherbarriere:

Hardware installiert Speicherzäune, um bestimmte von der festgelegte Speicherreihenfolge durchzusetzen C-Speichermodell. Diese Zäune stellen sicher, dass bestimmte Speichervorgänge in einer definierten Reihenfolge erfolgen und für alle anderen Kerne sichtbar sind.

Auswirkungen auf die Sichtbarkeit atomarer Vorgänge:

Während Hardware-Speicherbarrieren erforderlich sind Obwohl sie die Sichtbarkeit für atomare Operationen mit der richtigen Speicherreihenfolge verbessern, haben sie im Allgemeinen keinen wesentlichen Einfluss auf die Latenz der Sichtbarkeit. Dies liegt daran, dass CPUs Bedarfslasten priorisieren, die bei Bedarf Daten aus dem Speicher abrufen.

Warum Barrieren verbessern die Latenz nicht:

1. Speicherpuffer-Entleerung: Barrieren wirken sich nicht direkt auf die Geschwindigkeit aus, mit der der Speicherpuffer Daten in den Cache überträgt. Die CPU versucht bereits, sich so schnell wie möglich in den Cache zu begeben, um Daten global sichtbar zu machen.
2. Lastpriorisierung: CPUs priorisieren Bedarfslasten gegenüber anderen Speicherzugriffen. Eine Barriere vor einem Ladevorgang könnte ihn nur verzögern, nicht beschleunigen.
3. Out-of-Order-Ausführung: Out-of-Order-CPUs priorisieren die ältesten zuerst, daher ist dies bei späteren Ladevorgängen unwahrscheinlich Füllen Sie ausstehende Ladepuffer, bevor der aktuelle Ladevorgang seine Anforderung abschließt.

Ausnahmen und Vorsichtsmaßnahmen:

In bestimmten Szenarien können Barrieren geringfügige sekundäre Auswirkungen auf die Sichtbarkeitslatenz haben :

• Reduzierung von Cache-Miss-Strafen durch präventives Zurückschreiben von Daten auf eine höhere Cache-Ebene.
• PowerPC-Nicht-seq_cst-Vorgänge können die Speicherweiterleitung zwischen logischen Kernen ermöglichen.

Fazit:

Unnötige Speicherzäune oder stärkere Speicherordnungen verbessern im Allgemeinen nicht die Latenz der Sichtbarkeit atomarer Vorgänge. CPUs optimieren Lade- und Speichervorgänge, um die Latenz zu minimieren, ohne auf Barrieren angewiesen zu sein. Es wird eine sorgfältige Profilierung empfohlen, um potenzielle Engpässe zu identifizieren und den Code entsprechend zu optimieren.

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