不必要的内存屏障是否会提高原子操作的延迟？

除了保证一致性之外，内存屏障是否还能增强原子操作的可见性？

现代硬件内存模型强制内存一致性并确保原子操作的可见性通过使用内存屏障进行操作。然而，人们通常认为在内存顺序要求之外添加额外的内存屏障可以改善延迟。

内存屏障的硬件影响

x86 架构: 在 x86 平台上，内存屏障对内核之间原子操作的延迟没有显着影响。内存屏障只是强制当前核心等待自然发生的操作，例如存储缓冲区耗尽。

ARM 架构： 在 ARM 上，内存屏障可能会由于额外的额外开销而引入一些开销。指令，但这通常是最小的。

对延迟的影响

添加不必要的内存屏障或更强的内存顺序通常不会改善延迟。事实上，它可能会引入不必要的延迟，从而降低吞吐量。无论有没有额外的障碍，预期延迟都保持不变。

异常

在极少数情况下，某些情况（例如缓存中的冲突未命中）理论上可以从额外的障碍中受益障碍。然而，这些情况非常具体，需要仔细分析才能识别。

优化内存访问

不受控制的屏障使用可能会对性能产生负面影响。相反，请考虑以下优化技术：

• 预取：将数据预加载到缓存中以减少延迟。
• 循环展开：中断降低大循环以暴露更多并行性。
• SIMD 指令： 利用 SIMD 指令进行高效数据处理。

结论

虽然内存屏障对于确保正确的内存行为至关重要，但添加不必要的屏障并不会提高原子操作的可见性或延迟。建议仔细分析，以确定本一般准则的任何潜在例外情况。

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