HBM4 記憶體正在開發中，將採用更寬的 2048 bit 接口

三星官方消息顯示，高效能運算（HPC）的HBM記憶體有了新的進展。 9.8Gbps的HBM3E產品已開始向客戶提供樣品，而HBM4內存預計將於2025年推出

儘管目前還沒有關於HBM4的正式規範，但台積電在2023 OIP論壇上透露了一些正在製定中的標準。台積電錶示，未來HBM4記憶體的介面位寬將會翻倍，達到2048位元

#值得一提的是，出於多種技術原因，他們還希望在不增加HBM 記憶體堆疊佔用空間的情況下實現這一目標，這也將使得下一代HBM 記憶體的互連密度翻倍，而無需進一步提高時脈速度。

根據計劃，這將使得HBM4在多個技術層面上實現重大突破

在 DRAM 堆疊方面，一個 2048bit 的記憶體介面需要大幅增加矽通孔的數量。同時，外部晶片介面將需要將凸塊間距縮小到 55 微米以下，同時大幅增加微凸塊數目（本站注：HBM3 目前約 3982 個微凸塊）。

此外，HBM4 將採用16-Hi 堆疊模式，即在一個模組中堆疊16個記憶體晶片，從而增加了技術複雜性（儘管從技術角度來看，HBM3 也支援16-Hi 堆疊，但迄今為止還沒有製造商實際採用這種方式）

所有這些新指標反過來都需要晶片製造商、記憶體製造商和晶片封裝公司之間採取更緊密的合作方式，以確保一切順利地進行。

在台積電於阿姆斯特丹舉行的TSMC OIP 2023 會議上，台積電設計基礎設施管理負責人丹・科赫帕恰林（Dan Kochpatcharin）表示：「因為他們沒有將速度加倍，而是將[介面] 接腳[與HBM4 一起] 加倍。這就是為什麼我們正在努力確保我們與所有三個合作夥伴合作，使他們的HBM4 [可以透過我們的先進封裝] 合格，並確保RDL 或中介器或兩者之間的任何內容都可以支援HBM4 的佈局和速度。所以，我們正在與三星、SK 海力士和美光保持合作。」

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