TSMC は、N4P と比較して最大 8.5% のコスト削減を実現する N4C プロセスを 2025 年に開始する予定です。

4 月 26 日のこのサイトのニュース TSMC は最近、新しい 4nm レベルの製造プロセス N4C を実証し、 コストを大幅に削減し、設計エネルギー効率を最適化することで 5nm レベルの製造プロセスをさらに強化しました。

TSMC は最近、2024 年北米テクノロジー セミナーを開催しました。このサイトは、同社のビジネス開発担当副社長 Zhang Kaiwen の内容を翻訳したものです。

当社の 5nm および 4nm プロセス サイクルはまだ終わっていません。N5 から N4 まで、光学的シュリンク密度は 4% 向上しており、今後もトランジスタの性能を強化していきます。

当社は現在、4nm テクノロジー ラインナップに N4C プロセスを導入しています。これにより、お客様は一部のマスクを排除し、標準セルや SRAM などのオリジナル IP 設計を改善して、製品レベル全体の所有コストをさらに削減できるようになります。

N4C プロセスは、TSMC の N5/N4 ノード シリーズ ラインアップをさらに拡張し、スタンダード セルと SRAM セルを再設計することにより N4P プロセス テクノロジーに基づいて構築されています。 、一部の設計ルールを変更し、使用するライブラリ モジュール層の数を減らすことで、N4P と比較してコストを最大 8.5% 削減できます。

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