74HC165需正确连接PL（低电平有效并行加载）、CLK（上升沿采样）和QH（串行输出），PL须在CLK前≥20 ns稳定为低，CLK建议GPIO翻转而非硬件SPI，QH需上拉，输入端按键低有效时须加10 kΩ上拉。
74HC165 与 MCU 的硬件连接要点
74HC165 是并行输入、串行输出的并行加载移位寄存器，C++（通常指嵌入式 C++，如基于 ARM Cortex-M 的裸机或 RTOS 环境）需通过 GPIO 模拟或硬件 SPI 驱动它。关键不是“用 C++ 写”，而是用 C++ 风格管理硬件资源——比如封装为 ShiftIn 类，但底层仍依赖时序控制。
必须注意三根核心信号线：PL（并行加载，低电平有效）、CLK（移位时钟，上升沿采样）、QH（串行输出，接 MCU 输入引脚）。常见错误是把 CLK 接成下降沿触发，或忽略 PL 的建立时间（需在 CLK 前至少 20 ns 稳定为低）。
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PL必须由 MCU 主动拉低 → 等待 ≥20 ns → 拉高 → 等待 ≥20 ns → 才能开始移位；否则读到的是上一次锁存的数据 -
CLK建议用 GPIO toggling（非硬件 SPI），因为 74HC165 不需要 MISO 回读，且对时钟占空比不敏感，但要求上升沿干净；过快（>25 MHz）虽标称支持，但实际 PCB 走线长时建议 ≤2 MHz -
QH是纯 CMOS 输出，可直接接 MCU 输入引脚（带上拉电阻至 VCC），不能悬空；若按键是低有效（GND 触发），则 74HC165 输入端需加 10 kΩ 上拉，否则未按按键时读数为不定态
手动模拟移位读取的 C++ 实现逻辑
不用硬件 SPI 更可靠：SPI 模式下若配置为 CPOL=0/CPHA=0，虽能兼容，但部分 MCU 的 SPI 外设在只收不发时会异常（如 STM32F1 的 SPI 在单向接收模式下需 dummy write）。直接 bit-banging 更可控，也便于调试时用逻辑分析仪抓波形。
典型读取流程封装为成员函数 read_bytes()，返回 std::array（N = 芯片级联数）：
delay_ns(50)
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