sublime text配置verilog需精确安装veriloghighlighter插件、重启后手动将.sv文件绑定为systemverilog语法，并确保构建命令中路径变量加双引号；否则高亮、补全、编译均失效。
Sublime Text 本身不编译、不仿真、不综合，它只是调用外部工具的“指挥员”。能不能跑起来，关键看语法绑定对不对、构建命令传参全不全、路径里有没有空格或中文。
Verilog/.sv 文件不亮、缩写不触发？先确认 VerilogHighlighter 和语法作用域
90% 的“不亮”问题不是配置错了，是根本没加载语法定义。Sublime 默认不认识 .v 或 .sv 文件，必须装对插件并手动绑定作用域：
- 用
Ctrl+Shift+P→Package Control: Install Package，精确搜索并安装VerilogHighlighter（注意拼写、无空格、无连字符） - 重启 Sublime，新建
test.sv，右下角点Plain Text→ 选SystemVerilog（不是 Verilog 或 VHDL） - 输入
mod后光标必须停在末尾，**立刻按Tab** —— 回车、空格、鼠标点击都不行 - 补全失效？检查片段文件里的
<scope></scope>是否为source.systemverilog；.v文件对应source.verilog
VHDL 文件始终显示 Plain Text？缺的是后缀映射
装了 VHDL 插件但右下角还是 Plain Text，说明插件只提供了 source.vhdl 语法定义，但没把 .vhd 后缀绑过去——FPGA 工程几乎全用 .vhd，漏掉这步等于白装：
- 打开任意
.vhd文件，右下角点Plain Text→Open all with current extension as…→VHDL - 打开
Preferences → Settings – User，确认有这行：{"extensions": {"vhd": "source.vhdl", "vhdl": "source.vhdl"}} - 如果已存在其他
"extensions"配置，别覆盖，只往里面加键值对
iverilog 或 ghdl 报 “Unknown module type” 或 “No such file”？路径和参数没传全
这类错误基本不是语法问题，而是构建系统没把完整路径或所有依赖文件交给工具：
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iverilog不自动递归找依赖，单文件测试可用："cmd": ["iverilog", "-o", "$file_base_name", "$file"] - 多文件工程必须显式列出所有源文件，或改用
-f filelist.f方式 - 路径含空格或中文时，
$file必须加引号："shell_cmd": "cd "$file_path" && iverilog -o "$file_base_name" "$file"" -
ghdl在 Windows 下遇到盘符冒号（如C:proj op.vhd），file_regex要改成："^([A-Za-z]:\\.+?)\.vhd:([0-9]+):([0-9]+):? ?(.*)$"
错误信息点了跳不到对应行？file_regex 没对上工具输出格式
构建面板里能看到报错，但双击无法跳转，说明正则表达式和实际工具输出不匹配。不同工具、不同平台输出格式差异很大：
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iverilog默认格式是filename.v:12:34: error: ...，对应正则："^(.+?):([0-9]+):([0-9]+):? ?(.*)$" -
ghdlLinux/macOS 输出类似top.vhd:12:17: unknown identifier "cin"，可用上面同一正则 - Windows 下
ghdl带盘符，必须捕获C:...这种路径，否则冒号被当分隔符切碎 - 别抄网上简化的正则，少一个
?或多一个，跳转就失效
最易被忽略的其实是文件路径：哪怕所有配置都对，只要工程放在 My FPGA Project/ 或 桌面/ 下，$file 就会断成两截，构建直接失败。动手前先把项目挪到 /home/user/verilog/ 或 C:/hdl/ 这类干净路径里，省掉一半排错时间。
