verilog在sublime中不亮、缩写不展开、构建报错，90%因未正确加载语法支持：必须精确安装veriloghighlighter插件（首字母大写、无空格连字符、结尾无s），重启后手动将.sv文件绑定为systemverilog语法，否则语法定义未加载、代码全灰、片段不触发。
Verilog在Sublime里不亮、缩写不展开、构建报错，90%不是配置错了，而是根本没加载对语法支持——VerilogHighlighter没装对，或.sv文件没绑定到SystemVerilog语法模式。
必须装VerilogHighlighter，不是其他名字的插件
Sublime默认完全不认识.v或.sv文件。所谓“高亮失效”，其实是压根没加载任何语法定义。常见错误包括：
- 装了
Verilog Syntax、Verilog-HDL、Verilog-SystemVerilog等近似名插件——这些基本无效 - 拼写错误：比如
veriloghighlighter（全小写）、Verilog Highlighter（带空格）、Verilog-Highlighter（带连字符）——全部不认 - 装完没重启Sublime：插件不会热加载，必须重启才生效
正确操作：Ctrl+Shift+P → 输入Package Control: Install Package → 精确搜索并安装VerilogHighlighter（大小写敏感、无空格、无连字符、作者 hobofan）。
.sv文件必须手动绑定为SystemVerilog语法
.v文件通常能自动识别为Verilog，但.sv是硬编码未绑定的扩展名。不手动设，logic、always_ff、typedef struct这些关键字永远是灰色。
- 新建
test.sv后，右下角状态栏显示Plain Text？立刻点击它 → 选SystemVerilog - 想让所有
.sv默认用该语法：菜单View→Syntax→Open all with current extension as…→SystemVerilog - 检查
Preferences → Settings – User中是否误加了冲突规则，例如："extensions": ["sv"]被映射成"Plain Text"，需手动删掉 - 绑定后，用
Ctrl+Shift+P→Developer: Show Scope Name，光标停在module上，状态栏应显示source.systemverilog
mod/alw/if按Tab没反应？先看作用域和触发时机
Sublime的补全是“缩写 + Tab”，不是IDE那种语义感知弹窗，它只在当前语法作用域内生效，且依赖严格触发方式：
- 输入
mod后光标必须停在末尾，立刻按Tab——不是回车、不是空格、不是鼠标点击 - 状态栏右下角必须显示
SystemVerilog（不是Verilog、VHDL或Plain Text） - 不能在注释里、字符串里、已缩进的行首、或被其他插件劫持
scope的位置敲缩写 -
VerilogHighlighter的snippet作用域是source.systemverilog，scope错就完全不响应 - 自定义
.sublime-snippet时，<scope></scope>字段必须设为source.systemverilog或source.verilog，不能写成source.verilog.systemverilog（不存在）
构建系统调用iverilog失败，大概率是路径或参数没传对
报错Unknown module type: fifo_ctrl不是语法错，是iverilog压根没读到fifo_ctrl.v。常见原因：
-
"cmd"里只写了"$file"，仅编译当前文件，模块引用会断；必须显式包含所有依赖文件，或用-f filelist.f -
"working_dir"没设成"$file_path"，导致相对路径`include "defs.v"找不到 - Windows下
shell设为true但没加.exe后缀，命令变成iverilog -o而非iverilog.exe -o - 路径含空格时，
"cmd"中$file必须加双引号，否则崩；推荐用"shell_cmd"并包裹引号："shell_cmd": "cd \"$file_path\" && iverilog -o \"$file_base_name\" \"$file\""
真正容易被忽略的是：语法绑定和构建路径这两步，一个没做对，后面所有功能（补全、跳转、编译）都会静默失效——它们不报错，只是“不工作”。
