6月17日，三星电子正式对外宣布，其半导体研发中心科研团队成功在全球范围内首次构建出栅极间距仅为42纳米的3d垂直堆叠晶体管结构。该突破性成果近日被选定为将于日本京都召开的2026年vlsi国际研讨会最佳论文。
此项技术的关键价值在于，首次将原本仅应用于存储类芯片的三维堆叠理念，成功迁移并适配至逻辑半导体领域。在NAND闪存方向，三星凭借V-NAND技术有效突破了传统平面架构下的容量瓶颈；而在DRAM领域，则依托HBM（高带宽内存）技术，通过多层芯片堆叠方案，在人工智能驱动的新一轮内存需求浪潮中持续占据领先地位。
三星电子半导体研发中心高级研究员权旭贤指出，纵观过往技术演进路径，多位资深专家长期致力于以垂直堆叠方式突破芯片面积约束——V-NAND之于NAND闪存、HBM之于DRAM，均是这一思路的成功范例。如今，该趋势正顺理成章地延伸至逻辑芯片设计层面。
三星集团
当前主流逻辑芯片仍依赖二维平面布局来提升晶体管密度。但随着制程微缩持续推进，晶体管间串扰加剧、绝缘性能下降等问题日益凸显，物理极限已逐步逼近。业界普遍认为，转向立体化、上下堆叠的新型器件架构，将成为延续摩尔定律的重要突破口。三星电子半导体研发中心TL负责人郑永彩进一步解释道：“当晶体管水平间距不断收窄，栅极介质层随之变薄，一旦低于临界厚度，绝缘能力便急剧劣化。而若将器件由‘平铺’转为‘层叠’，则可从根本上规避横向空间限制——这正如将低密度独栋社区升级为高效集约的高层住宅群。”
借助该创新结构，研发团队成功将栅极间距压缩至42纳米，较目前业界公开报道的最小值48纳米再进一步。更值得一提的是，团队还首创性地实现了上下两层晶体管之间的直接电气连接，显著提升了单位面积内的功能集成度。权旭贤强调：“42纳米是迄今全球范围内所达成的最小晶体管栅极间距纪录，而我们亦是首个完成上下晶体管直连结构验证的研究团队。”
研究团队预判，该技术有望大幅强化企业在人工智能与高性能计算等前沿领域的芯片供给能力。三星电子半导体研发中心首席研究员黄东勋表示：“垂直堆叠结构可在同等硅片面积内容纳更多晶体管，完美契合AI时代客户对芯片小型化、低功耗及高性能的多重诉求。”
基于本次基础研究成果，三星电子已启动面向量产落地的技术转化工作。权旭贤将现阶段定位为“制造标准砖块”，后续将围绕“用砖建房”展开系统性工程化开发，加速推动该技术走向商业化应用。
