kernel_security_check_failure(0x00000139)蓝屏主因是内存颗粒电气特性不兼容，需通过手动提升dram电压、放宽主时序并同步cl/trcd/trp差值、启用vddq tracking、禁用gear down mode锁定gear 1、清除cmos重载jedec配置五步修复。
如果您在运行 Windows 11 时频繁遭遇蓝屏，错误代码多为 KERNEL_SECURITY_CHECK_FAILURE(0x00000139)、MEMORY_MANAGEMENT(0x0000001A) 或 WHEA_UNCORRECTABLE_ERROR，且已确认单条内存可稳定运行、混插或多根启用后即触发崩溃，同时 AIDA64 内存压力测试可稳定复现故障，则极可能源于内存颗粒间电气特性（如阈值电压、驱动能力、刷新特性）不兼容，需通过电压校准与主/子时序协同调整恢复信号完整性。以下是多种可独立执行的修复方案：
一、手动提升 DRAM Voltage 并匹配颗粒类型
JEDEC 默认电压（DDR4-1.20V / DDR5-1.10V）无法满足高密度颗粒在高频下的稳定需求，尤其在混插不同品牌或批次内存时，电压裕量不足将导致读写信号建立失败，触发内核安全校验中断。精确设定颗粒适配电压可直接补偿供电缺口，避免瞬态压降引发数据错误。
1、关机后拔掉电源线，按住机箱电源按钮持续5秒释放残余电量。
2、重新接电并开机，在 POST 阶段连续敲击 Delete 键（华硕/微星/技嘉主流型号）或 F2 键（部分 AMD 主板）进入 BIOS/UEFI。
3、切换至 Ai Tweaker（华硕）、OC（技嘉）、Overclocking（微星）或 Advanced Frequency Settings 页面。
4、将内存配置模式由 XMP/EXPO 改为 Manual；定位 DRAM Voltage 选项，依据内存颗粒类型设定：三星 B-die 设为 1.35V–1.375V，海力士 CJR 设为 1.35V，长鑫 C-die 设为 1.40V；若原厂标称为 1.35V，可先尝试 1.36V。
5、同步检查 VCCSA Voltage（Intel 平台设为 1.20V–1.25V，AMD Ryzen 7000 设为 1.15V–1.18V），确保内存控制器供电不成为瓶颈。
6、按 F10 保存并退出，重启后观察蓝屏是否消失。
二、放宽主时序并强制同步 CL/tRCD/tRP 差值
颗粒不兼容常表现为对 tRCD 或 tRP 的建立时间容忍度差异，当某一根内存要求更宽松的 tRCD 而另一根仅能承受紧缩 CL 时，BIOS 自动训练会失败。统一放宽三项主时序并确保 CL 与 tRCD 差值 ≥2，可消除跨模组信号建立违例，降低 IMC 训练失败概率。
1、进入 BIOS 后确认 XMP/EXPO 已禁用，再进入 “DRAM Timing Control” 或 “Memory Timings” 子菜单。
2、将 “DRAM Frequency” 手动设为低于原标称值至少一档：例如 DDR5-6000 改为 DDR5-5200，DDR4-3200 改为 DDR4-2666。
3、在 “Primary Timings” 中，将 “CAS Latency (CL)” 值增加 2（如 CL30 → CL32），tRCD 与 tRP 同步各加 2，且确保 CL 与 tRCD 的差值不小于 2。
4、将 “tRAS” 值同步增加 4～6，维持 tRAS ≥ CL + tRCD + tRP + 2 的安全关系。
5、保存设置并重启，使用 CPU-Z 的 “Memory” 页签验证实际运行参数是否已更新。
三、启用 VDDQ Tracking 并单独调高 VDDQ 电压
DDR5 平台中 VDDQ（I/O 接口电压）与 DRAM Core Voltage 分离设计，颗粒不兼容时常因 VDDQ 跟踪滞后导致 DQ 总线电平偏移，引发误采样。启用 VDDQ Tracking 可使 VDDQ 动态跟随 DRAM Voltage 变化；若主板不支持该功能，则需手动提升 VDDQ 至高于 DRAM Voltage 0.05V，以增强 IO 稳定性。
1、在 BIOS 内存调节页面中，查找并启用 VDDQ Tracking（DDR5 必选）或 VDDQ Voltage Sync（部分 DDR4 主板）。
2、若无此选项，进入 “Advanced Voltage Control” 或 “DRAM Voltage Control”，定位 “VDDQ Voltage”。
3、将 VDDQ 设为比当前 DRAM Voltage 高 0.05V 的值：例如 DRAM Voltage 为 1.35V，则设 VDDQ = 1.40V；DDR5 平台严禁 VDDQ > 1.45V，DDR4 平台严禁 > 1.40V。
4、同步确认 “VPP Voltage” 设为 Auto 或 2.5V（DDR4）/ 1.8V（DDR5），避免刷新电路失稳。
5、保存设置并重启，运行 MemTest86 v10 至少 4 个 Pass 验证稳定性。
四、禁用 Gear Down Mode 并锁定 Gear 1 模式
Gear Down Mode 在 DDR4/DDR5 中用于降低内存控制器与 DRAM 颗粒间的通信频率比，但不同颗粒对该模式的响应存在显著差异，混插时易引发训练失败或 Ring Bus 通信延迟，最终触发 KERNEL_SECURITY_CHECK_FAILURE。强制锁定 Gear 1 可统一通信时钟域，消除模式协商不确定性。
1、进入 BIOS 后导航至 “Advanced” → “DRAM Configuration” 或 “Memory Configuration”。
2、查找 “Gear Down Mode”、“GDM” 或 “Gear Mode” 选项，将其由 Auto 或 Enabled 改为 Disabled。
3、查找 “Memory Ratio”、“DRAM Frequency Ratio” 或 “Gear Mode Selection”，将值设为 1:1（Gear 1）。
4、若存在 “Command Rate (CR)” 选项，设为 1T（而非 2T），以缩短命令传输延迟。
5、保存设置并重启，使用 Thaiphoon Burner 读取 SPD 数据，确认 Gear Mode 字段已更新为 1:1。
五、清除 CMOS 并重载 JEDEC 基础配置
BIOS 中残留的旧版 XMP 参数、自动训练缓存或电压历史记录可能与新插入内存颗粒产生冲突，尤其在更换模组或升级主板固件后。清除 CMOS 可彻底重置 SPD 解析逻辑与 IMC 初始化流程，强制系统从零开始执行 JEDEC 兼容性握手。
1、关机断电后，打开机箱，找到主板上纽扣电池（CR2032）及附近标有 CLR_CMOS 或 JBAT1 的跳线针。
2、若为跳线式，用金属镊子短接 CLR_CMOS 两针 10 秒；若为电池式，取下电池静置 5 分钟。
3、装回电池或复位跳线，接电开机，在 POST 阶段按 Delete 键进入 BIOS。
4、导航至 “Exit” 页面，选择 Load Optimized Defaults，确认执行。
5、进入内存设置页，确认 “XMP Profile” 为 Disabled，“DRAM Frequency” 显示 DDR4-2133 或 DDR5-4800，“DRAM Voltage” 为 Auto。
6、保存设置并退出，系统重启后使用 HWiNFO64 监控 “DRAM Voltage” 与 “VDDQ” 实际读数是否符合 JEDEC 规范。
