sublime text 默认不识别 .sv 文件，需安装 veriloghighlighter 插件、重启后手动将 .sv 绑定为 systemverilog 语法，否则高亮、代码片段、构建系统均失效。
Sublime Text 默认完全不识别 .v 或 .sv 文件，所谓“高亮失效”不是配置出错，而是语法定义根本没加载进来——装错插件、没重启、没手动绑定扩展名，三者占了 90% 的失败原因。
VerilogHighlighter 插件必须精确安装
搜 “Verilog Syntax”“Verilog-HDL” 或 “Verilog SystemVerilog” 都是错的。真正起作用的是 VerilogHighlighter（无空格、首字母大写、结尾无 s）。
- 按
Ctrl+Shift+P（Windows/Linux）或Cmd+Shift+P（macOS），输入Package Control: Install Package回车 - 在弹出搜索框中逐字输入
VerilogHighlighter，注意大小写和拼写，选中后回车 - 安装完必须重启 Sublime Text，否则插件不激活
- 如果已装过其他 Verilog 相关插件（如
Verilog-HDL），建议先禁用或卸载，避免 scope 冲突
.sv 文件必须手动绑定为 SystemVerilog 语法
.v 文件通常能被自动识别为 Verilog，但 .sv 是硬编码未映射的扩展名——这是绝大多数人卡住的关键点。
- 新建一个
test.sv，右下角显示Plain Text是正常现象 - 点击右下角文字 → 选择
SystemVerilog（不是Verilog，也不是VHDL） - 更稳妥做法：菜单栏 →
View→Syntax→Open all with current extension as…→ 选SystemVerilog - 该操作会自动写入
Packages/User/Preferences.sublime-settings中的extensions映射，后续同后缀文件无需再切 - 若之前误加过类似
"extensions": ["sv"] → "syntax": "Packages/Text/Plain text.tmLanguage"的规则，需手动删掉
build system 中路径变量必须加双引号
构建系统（Build System）里用到 $file、$file_path 等变量时，如果路径含空格或中文，不加引号会导致编译命令直接报错或静默失败。
- 正确写法：
"cmd": ["iverilog", "-o", "$file_base_name", "<code>$file"] - 错误写法：
"cmd": ["iverilog", "-o", "$file_base_name", $file]（$file未包裹） - 尤其注意 Windows 下默认安装路径如
C:\Program Files\...，不加引号必崩 - 验证方式：运行构建后看 Sublime 底部状态栏是否显示
[Finished]；若闪退或无输出，大概率是路径解析失败
代码片段（snippet）只在正确 scope 下按 Tab 触发
Sublime 不提供语义感知补全，mod、alw、if 这类缩写不会自动弹窗，必须靠手动触发，且严格依赖当前语法作用域。
- 确保右下角状态栏显示
SystemVerilog（.sv）或Verilog（.v），不是Plain Text - 输入
mod后光标必须停在末尾，**立刻按Tab** —— 回车、空格、鼠标点击都无效 - 缩写只对当前行生效；若在注释块（
//或/* */内）输入，不会触发 - 想扩展片段，可复制
VerilogHighlighter/snippets/到Packages/User/下修改，但scope字段必须是source.systemverilog或source.verilog
最常被忽略的是：.sv 文件即使装了插件、写了模块、关键字也变色了，只要右下角没显式设成 SystemVerilog，所有 snippet、build、linter 就全失效——它压根不在那个语法上下文里。
